2016-2017 Masterproef UGent

Promotor: Prof. B. Bakeroot
Begeleiders: Prof. B. Bakeroot (CMST) & O.Marichal (Sofics)

button (3)

Situering

Wie op een koude winternacht al eens een vonk heeft voelen overspringen tussen een deurknop en zijn/haar vingertop weet dat daar redelijk wat spanning (kV-range!) en energie mee gemoeid kan zijn. Stel je eens voor wat het effect van zo een elektrostatische ontlading zou zijn als die overspringt naar de IC van je smartphone of de IC die de remmen van je wagen aanstuurt… De voortdurende miniaturisatie van deze geïntegreerde schakelingen heeft ertoe geleidt dat een spanning van minder dan 5V al een faling kan veroorzaken. Daarom bouwt men in hedendaagse IC’s altijd een structuur in die tegen zulke overspanningen moet beveiligen (ESD-klem of ‘ESD-clamp’).
Tegenwoordig vindt men IC’s terug in tal van apparaten waar ze soms hele hoge vermogens moeten kunnen manipuleren. Dit vraagt om gespecialiseerde processen waarin het niet altijd eenvoudig is om aangepaste ESD-clamps te ontwerpen.

IEC61000_4_2_zap

Doelstelling

De complexiteit van hoogvermogenelektronicatechnologieën leidt ertoe dat de falingsmechanismen niet altijd even goed begrepen zijn. Door middel van het opmeten van specifieke structuren die op chip geplaatst worden, onderzoekt de student(e) deze mechanismen. Deze informatie gebruikt hij/zij nadien dan om een IC zodanig te herontwerpen zodat deze een bepaald niveau van elektrostatische ontladingen kan weerstaan. De student(e) kan ervoor kiezen om de structuren die op chip getekend werden te simuleren m.b.v. eindige-elementenmethodes (‘Technology Computer Aided Design’ of TCAD-numerieke simulaties). Hiervoor kan er gestart worden van een model dat tijdens een thesis van het voorgaande jaar ontwikkeld werd.  Uiteraard zal de student(e) hiervoor bijgestaan worden door CMST, waar een lange ervaring op het gebied van TCAD-simulaties van halfgeleidercomponenten aanwezig is.  Voor het ESD-luik wordt er samengewerkt met het bedrijf Sofics, wereldleider op het vlak van on-chip ESD beveiliging.

Deze thesis geeft de student(e) een unieke kijk op geavanceerde hoogvermogenelektronica waarbij de grenzen van de technologie afgetast worden, wat in combinatie met de onontbeerlijke kennis van de fysica van halfgeleidercomponenten leidt tot een ware uitdaging zowel op natuurkundig vlak – voor het begrijpen van de fysica van ESD-faling – als wat betreft het ingenieurs aspect voor het ontwerpen van verbeterde ESD-clamps.

Locatie voor de uitvoering

  • Technologiepark 914A Zwijnaarde (CMST)
  • Groendreef 31 Aalter (Sofics)

Trefwoorden

  • ESD, IC design, hoogvermogenelektronica, fysica van halfgeleidercomponenten, cluster elektronica, TCAD

Download PDF versie

button (5)

Advertisements